Module Cyclesim.Combine_error

type t = {
cycle_no : Hardcaml__.Import.int;
clock_edge : Side.t;
port_name : Hardcaml__.Import.string;
value0 : Bits.t;
value1 : Bits.t;
}
val sexp_of_t : t -> Ppx_sexp_conv_lib.Sexp.t